Колись, коли пристрої були на півсотню мікросхем-аналогів серій 74LS/74S (і то враховуючи, що автомат повільної частини зроблено на двох PROM 256x4bit), то все вручну. Мінімізація де з картами Карно, де з таблицею переходів автомата і зливанням рядків у ній. Де, як в «історії одного байту», просто медитуючи, бо там треба, наприклад, вкласти всю логіку в один шар заради швидкості, і там оптимізувалася не просто логіка, а в сукупності з тригерами, з вибором де поставити JK, де D, а де взагалі у якомусь такті притримати тригер за reset (при нормальній роботі ні на що не впливає, бо тригер і так в 0 кілька тактів підряд, а після ввімкнення швидко виводить у дозволений стан без замішування у логіку на входах J/K/D).

А потім разом із ускладненням розроблюваних мною пристроїв я дотягнувся до всякого такого типу iPLD610/EP610 і там вже PLDShell синтезував, часто мінімізації ніякої і не треба було, бо туди просто ДНФ записувалися (гляньте figure 3 в pdf на iPLD610).

Зараз або всі ці FPGA/PLD і все синтезує фірмовий софт, або щось таке просте, що не потребує мінімізації.